10.3969/j.issn.1004-3365.2006.06.015
系统芯片的可测性设计与测试
阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术研究进展,介绍了基于可复用内嵌芯核的SoC国际测试标准IEEE P1500的相关规约;最后,建议了在SoC可测性设计及测试中需要密切关注的几个理论问题.
系统芯片、可测性设计、集成电路测试、内嵌芯核
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TN407(微电子学、集成电路（IC）)
国家自然科学基金90407007
2007-01-15（万方平台首次上网日期，不代表论文的发表时间）
共6页
749-753,758
