10.3969/j.issn.1004-3365.2006.01.028
一种3.8 GHz 0.25μm CMOS低噪声放大器的设计
从优化电路结构出发,提出并设计了一种工作于3.8 GHz的低噪声放大器.与传统级联结构相比,该电路引入了级间匹配网络.级间匹配网络的实现,可以使整个电路的功率增益、噪声系数等关键性能指标得到改善.电路采用0.25 μm RF CMOS工艺制作,用Hspice软件对电路进行了模拟.结果表明,该电路的正向功率增益为15.67 dB,NF为2.88 dB,IIP3为-0.21 dBm,功耗为25.79 mW.
CMOS、低噪声放大器、级间匹配网络、片上螺旋电感、噪声系数
36
TN722.3(基本电子电路)
日本OKI公司资助项目
2006-04-06（万方平台首次上网日期，不代表论文的发表时间）
共4页
101-104
