10.3969/j.issn.1004-3365.2005.04.028
一种4 kb铁电存储器的设计
以清华大学微电子所的铁电存储器工艺为基础,设计了一个规模为4 kb (512×8位)的铁电存储器,包括存储阵列、灵敏放大器、字线位线译码、驱动脉冲产生等模块.设计中,采用新开发的铁电电容模型,文中重点介绍了与传统DRAM、SRAM等存储单元完全不同的铁电存储单元的设计方法.仿真结果表明,铁电存储器在5 V工作电压下工作周期为120 ns.
铁电存储器、灵敏放大器、铁电电容模型
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TN304.9(半导体技术)
国家自然科学基金90407023
2005-09-22（万方平台首次上网日期，不代表论文的发表时间）
共4页
437-440
