10.3969/j.issn.1004-3365.2005.03.027
一种用于LVDS驱动器的PLL时钟倍频器的设计
设计了一个结构新颖的3.5倍频锁相环(PLL)倍频器,该电路应用自适应电荷泵和压控振荡器工作频率范围复用技术,调整环路带宽,减小压控振荡器的工作范围.采用1st Silicon 0.25 μm CMOS混合信号工艺仿真.结果表明,PLL倍频器具有较低的噪声和较高的捕获速度.
低压差分信号、锁相环、倍频器、自适应电荷泵、相位噪声
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TN782(基本电子电路)
湖北省科技攻关项目2003AA101B01
2005-07-14（万方平台首次上网日期，不代表论文的发表时间）
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