10.3969/j.issn.1004-3365.2005.03.016
一种0.18 μm特大规模芯片快速收敛的设计方法
在0.18 μm下,时序收敛的关键是互连线延时问题.文章介绍了一种时序快速收敛的RTL到GDSII的设计方法,该方法有效地消除了逻辑综合和物理设计之间的迭代.采用一个450万门超大规模DSP芯片设计验证了该方法.实例设计结果表明,这种新的方法不但有效地解决了互连线时延的问题,而且缩短了芯片的设计周期.
深亚微米、特大规模集成电路、线延时、时序收敛
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TN47(微电子学、集成电路(IC))
2005-07-14(万方平台首次上网日期,不代表论文的发表时间)
共4页
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