10.3969/j.issn.1004-3365.2004.05.014
CMOS缓冲器的时延估算模型
随着集成电路生产工艺的进展,互连线在集成电路设计中的影响越来越大.为了减小互连线的影响,通常在芯片互连中插入缓冲器,但这样做会增加时延.因此,为了精确地对系统进行时延估计,必须对缓冲器的时延进行估算.基于Sakurai的器件模型,提出了一种新的缓冲器时延估算模型.
时延、互连线、CMOS缓冲器
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TN405.97(微电子学、集成电路(IC))
国家高技术研究发展计划863计划2002AA1Z1520;上海市AM基金0110
2004-11-24(万方平台首次上网日期,不代表论文的发表时间)
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