10.3969/j.issn.1004-3365.2004.04.031
高速MCU核中并行优先级中断系统的设计与实现
传统的微控制器(MCU)通常采用串行菊花链中断结构,每次都要按照优先级顺序串行查询中断源,在中断源比较多或需要决速实时处理的场合,无法满足中断响应时间的要求.文章在介绍两优先级11个可屏蔽中断源的中断系统基础上,提出了一种并行优先级中断结构,给出了详细的硬件描述语言实现流程图.该中断系统嵌入到所设计的高速MCU核里,通过Altera的APEX20KE FPGA开发板引出MCU的端口引脚,在实际微控制器应用系统上成功地进行了测试.
微控制器、中断系统、并行优先级、Verilog HDL
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TP368.1(计算技术、计算机技术)
上海市教委资助项目03AK16;上海市科委资助项目025911323
2004-09-16（万方平台首次上网日期，不代表论文的发表时间）
共4页
482-485
