10.3969/j.issn.1004-3365.2004.04.027
一种面向系统芯片的FPGA协同验证方法
利用多片FPGA对SOC系统进行功能验证时,原始的系统分割策略常常导致欠优化的结果,有时甚至会付出重新设计的高昂代价.文章在静态时序分析的基础上,提出了一种利用关键路径时延信息提高FPGA分割效率的方法.分割结果表明,该方法能显著改善功能验证效率,明显提高逻辑控制块和I/O的利用率.文中同时讨论了该协同验证策略在处理信号完整性与RTL设计脱节时所具有的优势.
FPGA验证、SOC、分割、静态时序分析、路径时延
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TN493(微电子学、集成电路（IC）)
国家重点基础研究发展计划973计划G1999032904
2004-09-16（万方平台首次上网日期，不代表论文的发表时间）
共4页
469-472
