10.3969/j.issn.1004-3365.2003.01.016
16×16位高速低功耗并行乘法器的实现
基于0.6 μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器.采用传输管逻辑设计电路结构,获得了低功耗的电路性能.采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5 V工作电压下,运算时间达到7.18 ns,平均功耗(100 MHz)为9.45 mW.
Booth编码、并行乘法器、VLSI、传输管逻辑
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TN79+1(基本电子电路)
2004-02-20（万方平台首次上网日期，不代表论文的发表时间）
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