10.3969/j.issn.1004-3365.2000.03.009
Viterbi译码器的优化设计
Viterbi译码器中的大容量、宽带宽存储器限制了译码器的速度和系统的功耗,合理地组织这个存储器是提高译码器速度,降低系统功耗的关键.从电路系统角度分析了Viterbi译码器的结构,提出了一种优化设计方案.
专用集成电路、Viterbi译码器、存储器管理、卷积编码
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TN492(微电子学、集成电路（IC）)
广东省深圳市华为技术有限公司资助项目
2004-02-20（万方平台首次上网日期，不代表论文的发表时间）
共4页
168-171
