10.3969/j.issn.1004-3365.1999.02.013
一种改进型除法集成电路的设计
介绍了一种改进的除法集成电路,该电路适合于对精度要求很高、而对速度要求不高的应用场合.它对原有的除法实现算法做了调整,减小了运算误差,同时减少了所需的器件数量,从而缩小了芯片面积.
除法集成电路、计数器、专用集成电路
29
TN43(微电子学、集成电路（IC）)
2004-02-20（万方平台首次上网日期，不代表论文的发表时间）
132-136
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10.3969/j.issn.1004-3365.1999.02.013
除法集成电路、计数器、专用集成电路
29
TN43(微电子学、集成电路（IC）)
2004-02-20（万方平台首次上网日期，不代表论文的发表时间）
132-136
国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号：2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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