10.3969/j.issn.1004-3365.1999.02.003
优化阵列结构的5 ns 32 kb CMOS SRAM及其外围电路
设计了一个地址有效时间为5 ns的32 kb(2 k×16位)CMOS静态随机存储器.设计中采用优化的阵列结构、分段字线译码,以达到1.75 mW/MHz的低功耗;采用位线平衡技术、高速两级敏感放大器及可预置电压的数据输出缓冲,以提高存储器的读写频率.同时,利用两级敏感放大器的层次式结构降低数据线的电压幅度,进一步降低了功耗.
静态随机存储器、地址有效时间、灵敏放大器、CMOS
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TP333(计算技术、计算机技术)
2004-02-20（万方平台首次上网日期，不代表论文的发表时间）
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