10.14132/j.cnki.1673-5439.2017.06.007
一种采用pipeline-△∑时间-数字转换器的全数字锁相环
提出了一种采用pipeline-△∑时间-数字转换器的全数字锁相环.提出的pipeline-△∑时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6 ps的高分辨率.其中,MASH 1-1-1结构的△∑调制器实现了三阶噪声整形的效果.该全数字锁相环电路采用0.13μmCMOS工艺进行了流片,测试结果显示:芯片总功耗为12 mW,带内和带外相位噪声分别为-91 dBc/Hz@10 kHz和-128 dBc/Hz@1 MHz,RMS抖动和峰峰抖动值分别为2.9 ps和21.5 ps.
∑时间-数字转换器、流水线型时间-数字转换器、噪声整形、全数字锁相环
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TN492(微电子学、集成电路（IC）)
国家自然科学基金61504061;国家自然科学基金博士后基金2017M611878;南京邮电大学横向课题2016外67;南京邮电大学引进人才科研启动基金NY214156
2018-02-05（万方平台首次上网日期，不代表论文的发表时间）
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