10.3969/j.issn.1000-386x.2016.05.004
基于改进的 Booth 编码和 Wallace 树的乘法器优化设计
针对当前乘法器设计难于兼顾路径延时和版图面积的问题，设计一种新型的32位有符号数乘法器结构。其特点是：采用改进的 Booth 编码，生成排列规则的部分积阵列，所产生的电路相比于传统的方法减小了延时与面积；采用由改进的4－2压缩器和3－2压缩器相结合的新型 Wallace 树压缩结构，将17个部分积压缩为2个部分积只需经过10级异或门延时，有效地提高了乘法运算的速度。设计使用 FPGA 开发板进行测试，并采用基于 SMIC 0．18μm 的标准单元工艺进行综合，综合结果显示芯片面积为0．1127 mm2，关键路径延时为3．4 ns。实验结果表明，改进后的乘法器既减少了关键路径延时，又缩小了版图面积。
乘法器、Booth 编码、部分积阵列、Wallace 树
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TP332(计算技术、计算机技术)
广东省工程技术研究中心项目2012gczx A003。
2016-06-16（万方平台首次上网日期，不代表论文的发表时间）
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