10.3969/j.issn.1000-386x.2015.10.018
HR-2 DSP 核的周期精度模拟器设计
HR-2（华睿2号）是核高基重大专项中面向雷达应用的一款高性能数字信号处理器。为了给 HR-2 DSP 核开发提供一款模拟器以进行性能评测和优化指导，并提前进行多核架构的探索，提出一种高效的周期精度软件模拟器建模方法。首先分析该处理器的流水线结构，指令动态执行和分支预测机制，然后使用 LISA 语言在 PD（Processor Designer）工具中对该处理器的流水线、指令集和寄存器重命名等内容进行设计实现，从而开发出 HR-2 DSP 核的周期精度模拟器模型。实验结果表明，基于该建模方法开发的模拟器周期精度误差在10％以内，可以进行高精度的处理器性能评测和各种模式下的架构探索。
数字信号处理器、模拟器、周期精度、流水线、LISA 语言
TP302.1(计算技术、计算机技术)
核高基重大专项2012ZX01034001－002。
2015-11-13（万方平台首次上网日期，不代表论文的发表时间）
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