10.3772/j.issn.1002-0470.2018.02.001
基于自适应时序匹配的低延迟寄存器堆
指出半导体工艺与晶体管特性参数的随机波动随着芯片特征尺寸不断减小越来越大,传统的基于预匹配的寄存器堆设计方法必须通过增大匹配裕量来保证读写操作的可靠性,为了克服制约寄存器堆性能提升的这一关键因素,提出了一种基于自适应时序匹配的低功耗寄存器堆电路结构.该结构通过对多端口寄存器堆的访存时序进行自适应匹配与调优,达到减小寄存器堆访问延时、降低功耗以及提高芯片工艺敏感度的目的.电路及版图仿真结果显示:基于该方法实现的3读2写32×64 bit寄存器堆,在SMIC 40nm工艺条件下,芯片面积为135.5μm×65.1μm,访存延迟为357ps,相比于传统的Chain Delay匹配技术,延迟减小22%,功耗降低35%.
多端口寄存器堆、自适应时序匹配、低延迟、低功耗、静态随机存储器
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国家自然科学基金61572464,61331008;十三五国家重点研发计划2016YFB0200205
2018-06-15（万方平台首次上网日期，不代表论文的发表时间）
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