10.3772/j.issn.1002-0470.2009.05.013
可选主元LU分解流水线算法设计与FPGA实现
提出了一种可以进行列主元选取的细粒度LU分解流水线算法并在现场编程门阵列(FPGA)上得到了实现.该算法可以在进行列主元选取的同时,充分利用数据的重用性,以减少数据读写次数.对其中的关键运算实现了细粒度全流水,提高了分解性能.与Celeron(R) 3.07GHz通用处理器主机相比可以得到平均6到7倍的加速比.与其他在FPGA上实现的LU分解算法相比,该算法在占用相对较少资源和保持高分解效率的前提下提高了计算的精确度和稳定性.
LU分解、流水线、并行算法、列主元选取、现场编程门阵列(FPGA)
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TP3;TN9
863计划2007AA01Z106;国家自然科学基金60633050,60621003
2009-06-24（万方平台首次上网日期，不代表论文的发表时间）
共8页
511-518
