10.3969/j.issn.1674-2605.2018.01.007
基于FPGA的卷积神经网络的实现
现有基于CPU或GPU的卷积神经网络实现方案,无法兼顾实时性、功耗以及便携性的要求.基于FPGA强大的并行处理能力和超低功耗,在DE1-Soc开发板上采用Verilog HDL实现了使用MNIST数据集的阿拉伯数字手写体识别卷积神经网络.网络的每一层采用流水线和时分复用方法;单个时钟周期能完成72次乘累加操作,在100 MHz的工作频率下,加速器峰值运算速度可达7.2 GMAC/s.与PC上运行的定点数版本的C语言程序相比,在相同错误率6.43％的情况下,速度是其5.2倍.
卷积神经网络、FPGA、性能加速
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国家自然科学基金61201392;广东省自然科学基金-自由申请项目2015A030313497
2018-06-06（万方平台首次上网日期，不代表论文的发表时间）
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