10.3969/j.issn.1003-0107.2022.08.013
一种高速ADC自校准方法
该文针对FPGA接收高速ADC采样数据时容易出现时钟、数据相位偏差的问题,提出了一种高速ADC自校准设计方法.文章介绍了该自校准设计的实现平台及逻辑方法,并对该设计进行了大量的实验验证.验证表明,该设计对解决时钟、数据相位偏差问题真实可靠,有效提高了ADC的动态性能及扩大了其应用场景.
FPGA、相位偏差、自校准、高速ADC
TN79+2(基本电子电路)
2022-09-20（万方平台首次上网日期，不代表论文的发表时间）
共4页
49-51,64
