10.3969/j.issn.1003-0107.2021.06.006
吉赫兹DAC测试电路的设计与实现
设计并实现了应用于2.8 G高速DAC芯片的内部测试电路,该电路输出两路线性斜坡信号作为DAC模块的输入数据,DAC模块将其合成为一路线性斜坡信号输出.通过设计实验和多种设计方案优缺点比较,该测试电路最终采用两路并行累加器架构,克服了传统累加器结构无法用于高速电路的固有缺陷.在65 nm工艺下,基于此测试电路设计了测试芯片并进行了流片验证.测试结果表明:测试芯片整体可达到2.8 G SPS的测试速度,实现了对吉赫兹DAC全扫描测试的设计目标.
高速DAC、测试电路、并行累加器
TN407(微电子学、集成电路（IC）)
2021-07-06（万方平台首次上网日期，不代表论文的发表时间）
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