10.3969/j.issn.1003-0107.2021.01.011
QC_LDPC高速译码器的优化与实现
准循环低密度校验码(QC_LDPC码)以其优越的性能及较低的编译码复杂度得到了广泛的应用,目前,准循环LDPC码已成为CCSDS深空通信的方案之一.如何在FPGA上实现高速译码,则是QC_LDPC码应用的一个焦点.该文简单介绍了QC_LDPC码的译码实现过程,设计提出了快速处理校验节点迭代过程的实现方法,可以大大加快译码过程,尤其当校验矩阵行重较大时,有利于高速译码.
QC_LDPC码、最小和算法、高速译码器
TN764;TN702(基本电子电路)
2021-03-04(万方平台首次上网日期,不代表论文的发表时间)
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