10.3969/j.issn.1003-0107.2012.09.007
FPGA中的基于oDDR技术的并行采样设计
介绍了一个通过4片250MSps的高速ADC交替采样实现高达1GSps数据采集系统实现方案，对关键部分的采样时钟系统设计进行了重点讨论，详细介绍了基于Spantan-3AFPGAODDR2技术的采样时钟系统实现方法；给出了多通道数据接收和同步的实现方案，对硬件实现的关键点给出了建议和说明；整个系统硬件方案简洁、性能稳定、目．实现成本非常低廉；对系统的性能测试表明其有效位数高于6比特，满足实际应用的需求，适合于高速数字信号获取及处理等领域。
ODDR2、高速数据采集、全局时钟、信噪比、有效位数
TP274(自动化技术及设备)
2012-11-12（万方平台首次上网日期，不代表论文的发表时间）
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