10.3969/j.issn.1003-0107.2012.02.002
数字音频广播基带解码芯片后端设计中的时序收敛方案
在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。
后端设计、基带芯片、时序收敛、时序违例、数字音频广播
TN402(微电子学、集成电路（IC）)
2012-05-05（万方平台首次上网日期，不代表论文的发表时间）
共4页
5-7,10
