10.3969/j.issn.1003-0107.2006.01.003
高速串行数据接收器专用集成电路的可测性设计
本文为了解决高速串行数据接收器专用集成电路的测试难题,提出了针对该高速工作的集成电路的测试方案,并设计了可行的测试电路.通过添加测试引脚、设计专用测试模式,内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试.
串行解串传输系统、解串接收器、可测性设计、内建自测试、测试点
TN402(微电子学、集成电路(IC))
2006-03-16(万方平台首次上网日期,不代表论文的发表时间)
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