10.3969/j.issn.1001-5531.2008.11.006
基于FPGA的智能断路器分合速度测试系统
建立了一个断路器分合速度测试系统并对其进行了分析.该系统使用了一片可编程逻辑门阵列芯片及一个加速度传感器模块,配合相应的外围电路对断路器分合速度进行测试,是一个断路器测试片上系统解决方案.
断路器、现场可编程逻辑门阵列、速度测试
TM561;TP273(电器)
2008-09-01（万方平台首次上网日期，不代表论文的发表时间）
共3页
17-19
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10.3969/j.issn.1001-5531.2008.11.006
断路器、现场可编程逻辑门阵列、速度测试
TM561;TP273(电器)
2008-09-01（万方平台首次上网日期，不代表论文的发表时间）
共3页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号：2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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