一种可配置异构多核SoC的设计实现方法
针对需要高性能处理和低功耗的各种应用(识别、推理、测量、控制和安全),开发了一种多核片上系统(System-on-Chip,SoC).该SoC集成了 3种可综合的处理器:8个CPU(M32R)、2个多组矩阵处理器(Multi-Bank Matrix processors,MBMX)和1个控制器(M32C).这些处理器分别以1 GHz、500 MHz和500 MHz的频率运行,这3种处理器通过高带宽多层系统总线在芯片上相互连接,8个CPU通过缓存一致性机制连接到一个公共流水线总线上.此外,8个CPU共享1个512 KB的L2缓存以减少内部总线流量,采用了一种具有2读1写计算和后台I/O操作功能的多组矩阵处理器,1 GHz的CPU通过延迟管理网络实现,该网络包括可以适用于任何应用或工艺技术的延迟监视器.可配置异构架构具有9个CPU和2个矩阵处理器,可以将功耗降低45％.
时钟延迟调整器、CMOS、可配置处理器、延迟监视器、异构多核处理器
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TP391(计算技术、计算机技术)
国家自然科学基金61472458
2023-09-26（万方平台首次上网日期，不代表论文的发表时间）
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