一种数据存储SoC芯片的静态时序约束设计
静态时序分析主要依赖于时序模型和时序约束,是数字芯片时序验证的重要方法,其中时序约束是用来描述设计人员对时序的要求,如时钟频率、输入/输出延迟等.正确的时序约束可以缩短芯片设计周期,更快更好地完成静态时序分析.针对一款数据存储SoC芯片中的多时钟域异步设计要求,以及如何正确处理时序约束存在的问题,提出一种多分组异步时钟的全芯片时序约束,采用虚假路径、多时钟域分组、禁用单个寄存器多时钟分析设置等方法修复和优化设计规则、建立时间和保持时间违例,解决SoC存储芯片静态时序分析中的时序问题,保证所有时序路径正常满足时序逻辑功能要求,完成时序收敛,达到签核标准.
静态时序分析、时序约束、SoC芯片、时序收敛
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TN402(微电子学、集成电路（IC）)
2023-08-14（万方平台首次上网日期，不代表论文的发表时间）
共4页
8-10,14
