FPGA的高精度DDS信号发生器设计
出于对信号发生器性能、设计成本等方面的考虑,本文基于FPGA设计了精度高、稳定性强的DDS信号发生器.通过Verilog HDL语言对FPGA编程,构建DDS功能模块,实现基本数字频率合成功能.设计从三方面进行考量,即供电端电源调理电路、FPGA内部进行DDS杂散抑制以及输出端波形信号调理和滤波电路,尽可能抑制电路中噪声干扰和DDS信号调制产生的杂散问题.经过验证,该方案生成波形有效值误差为10 mV,纹波大小为10.20 mV,能实现高精度、高稳定性的信号发生器.
DDS、杂散抑制、信号发生器、FPGA
22
TP216(自动化技术及设备)
国家自然科学基金62075199
2022-12-26（万方平台首次上网日期，不代表论文的发表时间）
共5页
75-79
