RISC-V标准指令集的六级流水线设计
基于RISC-V标准指令集,提出一种六级流水线设计方法.首先,分析了流水线级数对处理器性能的影响,在经典五级流水线的基础上将流水线划分为6个阶段,缩短时延,提高主频.其次,为解决流水线中的冒险问题,采用定向前推和插入纵向气泡的方式处理数据冒险问题,使用流水线冲刷解决流水线中控制冒险问题.最后,在EDA工具中,采用RISC-V标准指令集对本设计进行仿真测试,并在FPGA上实现,运行时钟频率可达78.2 MHz.
RISC-V、处理器架构、流水线、数据冒险
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TN492(微电子学、集成电路（IC）)
2022-10-20（万方平台首次上网日期，不代表论文的发表时间）
共5页
36-39,44
