FPGA的数字脉冲延时发生器设计
本文主要介绍了一种数字式脉冲延时发生器的设计方法,该方案是基于Altera(被Intel收购)的Cyclone Ⅳ系列FPGA实现的,为了同时满足高延时分辨率与大的可调范围,采用了粗细结合的延时方法,粗延时通过计数器法实现,细延时通过AD9501专用延时芯片实现;为了让用户与系统进行通信,在FPGA内部构建了Nios Ⅱ软核处理器,并且编写软件程序实现人机交互.对系统的关键模块进行了仿真,仿真结果显示模块设计符合需求,最终延时系统可以实现精度为16.5 ps、可调范围约为1.1 s的延时.
FPGA、AD9501、延脉冲发生时器、Nios Ⅱ
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TN7(基本电子电路)
2021-03-08（万方平台首次上网日期，不代表论文的发表时间）
共4页
79-81,85
