基于Vivado HLS的Down Scaler视频系统设计
介绍一种基于FPGA的Down Scaler视频系统设计.系统的核心部件采用Xilinx Kintex-7的板载XC7K325T芯片,系统设计使用Vivado工具,包括使用Vivado HLS进行Down Scaler模块设计.首先按照Vivado HLS的代码规范进行Down Scaler模块的C/C++代码编写,然后利用编译工具生成RTL级代码和综合结果Down Scaler IP核,最后将Down Scaler IP核与TPG、VDMA等Xilinx视频IP核互连,构建实时视频系统.在满足实时性要求和FPGA资源消耗要求的条件下,该设计实现了对Down Scaler视频算法从PC端软件处理方式向FPGA平台硬件处理方式的移植.
Vivado HLS、FPGA、Down Scaler、高层次综合
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TN791(基本电子电路)
2016-12-20（万方平台首次上网日期，不代表论文的发表时间）
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