基于多核的嵌入式HEVC解码器并行优化
基于一款ARM big.LITTLE架构8核嵌入式处理器,设计了一种波前并行解码优化方法,主要包括像素重构并行、去方块滤波并行、样点自适应补偿并行等内容,突破了模块设计的边界限制,改善了Cache命中率,提升了解码效率.在Exynos5 Octa处理器平台上的运行测试达到了较好的解码效果.
HEVC、解码器、多核并行计算、Exynos5 Octa
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TP368.1(计算技术、计算机技术)
2016-08-19（万方平台首次上网日期，不代表论文的发表时间）
共5页
23-26,30
