基于FPGA的DDR3多端口读写存储管理设计
为了解决视频图形显示系统中多个端口访问DDR3时出现的数据存储冲突问题,设计了一种基于FPGA的DDR3存储管理系统.DDR3存储器控制模块使用MIG生成DDR3控制器,只需通过用户接口信号就能完成DDR3读写操作.DDR3用户接口仲裁控制模块将中断请求分成多个子请求,实现视频中断和图形中断的并行处理.帧地址控制模块确保当前输出帧输出的是最新写满的帧.验证结果表明,设计的DDR3存储管理系统降低了多端口读写DDR3的复杂度,提高了并行处理的速度.
存储器控制、多端口、帧地址、DDR3、FPGA
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TP333(计算技术、计算机技术)
2015-03-10（万方平台首次上网日期，不代表论文的发表时间）
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