10.3969/j.issn.2095-2163.2014.04.025
基于 FPGA 的8位移位相加型硬件乘法器的设计
乘法器是数字信号处理中非常重要的模块。本文首先介绍了硬件乘法器的原理，在此基础上提出了硬件乘法器的设计方法，最后再利用 EDA 技术，在 FPGA 开发平台上，通过 VHDL 编程和图形输入对其进行了实现，具有实用性强、性价比高、可操作性强等优点。
硬件乘法器、加法器、VHDL
TP2(自动化技术及设备)
2014-09-03（万方平台首次上网日期，不代表论文的发表时间）
共4页
87-89,93
