10.3969/j.issn.0372-2112.2018.06.036
高性能并行全冗余十进制乘法器的设计
商业计算、金融分析等领域对高精度计算的需求对硬件十进制运算提出了越来越高的要求.已有的全冗余十进制乘法器由于全冗余加法器的结构复杂,已经给其性能的提升造成了瓶颈.本文优化设计了基于超载十进制数集(Overloaded Decimal Digit Set,ODDS)的全冗余ODDS加法器以降低其复杂度,并设计了一种新的基于该加法器的十进制压缩树模块.本文在部分积产生模块采用有符号的基-10 编码和冗余的二-十进制( Binary Coded Decimal, BCD)编码快速产生十进制部分积.在最终积产生模块采用优化的编码转换电路快速产生BCD-8421乘积.实验结果显示所设计的并行全冗余十进制乘法器速度较快、面积较小.
乘法器、十进制运算、BCD编码、冗余编码、全冗余加法器、编码转换
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TN492(微电子学、集成电路（IC）)
国家自然科学基金61404087;航空科学基金重点实验室类20152052025;南京航空航天大学研究生创新基地实验室开放基金kfjj20160407;中央高校基本科研业务费专项资金NS2015045
2018-08-13（万方平台首次上网日期，不代表论文的发表时间）
共5页
1519-1523
