10.3321/j.issn:0372-2112.2000.05.044
VLSI电路中互连线的延迟及串扰的数值模拟
用数值计算方法详细地模拟了VLSI电路中金属互连线的延迟及串扰.模拟结果表明:互连线宽W同互连线节距P之比W/P=0.5~0.6是获得最小时间延迟并满足串扰限制的最佳尺寸,模拟还给出了用铜代替铝金属线及用low-k电介质(εlow-k=0.5εSiO2)代替SiO2后,延迟及串扰的改善程度.
大规模集成电路、延迟、串扰
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TN405.97(微电子学、集成电路(IC))
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
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