10.15918/j.tbit 1001-0645.2018.087
一种采用时域比较器的低功耗逐次逼近型模数转换器的设计
基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器(successive approxima-tion register analog-to-digital convertor,SAR ADC).与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1V,采样率308 kS/s,信号幅度0.9V的情况下,有效位数(ENOB)为9.45 bits,功耗为13.48 μW.
逐次逼近模数转换器、模数转换器时域比较器、低功耗
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TN792(基本电子电路)
2020-06-17（万方平台首次上网日期，不代表论文的发表时间）
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