10.15918/j.tbit1001-0645.2018.01.010
90nm CMOS工艺高速锁相环设计与优化
基于TSMC90 nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490 μm×990 μm.测试结果表明,在频偏1 MHz处的相位噪声为-90 dBc,参考杂散为-56.797 dBc.
锁相环、电荷泵、LC压控振荡器、相位噪声
38
TN432(微电子学、集成电路（IC）)
国家自然科学基金资助项目61301006
2018-04-23（万方平台首次上网日期，不代表论文的发表时间）
共5页
58-62
