10.15918/j.tbit1001-0645.2015.05.013
复用存储控制接口的高性能SoC测试结构
为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构.通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡.实验结果表明,引入的测试结构使得测试时间缩短68％,面积开销下降36.1％,同时有效降低了对原始芯片性能的影响.
存储接口、测试访问机制、片上总线、测试环
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TN47(微电子学、集成电路（IC）)
国家“八六三”计划项目2011AA120204;航天创新计划项目YY2011-012
2015-07-31（万方平台首次上网日期，不代表论文的发表时间）
500-505
