10.3969/j.issn.1001-0645.2012.06.012
基于多值逻辑的8位条件和加法器
针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100 MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8 mW,高位和的平均延迟为0.689 ns,高位进位的平均延时是0.452 ns,所用晶体管数是636.
多值逻辑、多值电流模、条件和加法运算
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TN453(微电子学、集成电路（IC）)
北京理工大学基础研究基金项目3050012211106;北京理工大学大学生创新项目101000718
2012-10-29（万方平台首次上网日期，不代表论文的发表时间）
共5页
607-610,616
