降低B3G系统中MIMO接收机复杂度的方法
为降低MIMO(多入多出)接收机的FPGA(现场可编程门阵列)实现对资源的消耗.对V-BLAST(垂直-贝尔实验室分层空时码)译码算法进行了简化,使用位宽缩减技术减少算法实现所占用的资源,同时利用符号保护截止技术保障定点运算的性能.仿真显示其性能接近于Golden译码算法,同时复杂度相比Golden译码算法大大降低.对实现方法在Xilinx公司的VirtexⅡ Pro系列FPGA中的资源使用情况进行了统计,并在B3G TDD(时分双工)实验验证平台上进行了验证.结果表明:该实现方法可用于B3G TDD系统的MIMO接收机的硬件实现.
接收机、正交频分复用、现场可编程门阵列
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TN929.5
国家自然科学基金重大项目60496312;国家"八六三"计划资助项目2006AA01Z260
2015-07-29（万方平台首次上网日期，不代表论文的发表时间）
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