10.3969/j.issn.0254-0037.2007.10.018
基于Verilog HDL的流水线模型机的设计与实现
为了提高模型机指令执行的并行性,使用Verilog HDL并采取top-down设计方法,利用确定的有限状态自动机(DFA)理论,设计并实现了一台具有指令级并行性的流水线模型机的方案.阐述了该流水线模型机的DFA设计算法与Verilog HDL的实现方法,并给出了相应的仿真测试.测试结果证明,该模型机能并行处理4条指令,并具有预取指令和旁路功能.
流水线、Verilog HDL描述、微处理器、确定的有限状态自动机
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TP303(计算技术、计算机技术)
2007-12-28（万方平台首次上网日期，不代表论文的发表时间）
共6页
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